istruzione svc (Supervisor Call)

Finalità

Genera un'interruzione chiamata supervisore.

Nota: l'istruzione svc è supportata solo nell'architettura della famiglia POWER ®.

Sintassi

Descrizione

L'istruzione svc genera un'interruzione della chiamata del supervisore e inserisce i bit 16-31 dell'istruzione svc nei bit 0-15 della CR (Count Register) e i bit 16-31 della MSR (Machine State Register) nei bit 16-31 della CR.

Considerare quanto segue quando si utilizza l'istruzione svc :

• Se il bit SVC Absolute (SA) è impostato su 0, l'istruzione fetch e l'esecuzione continuano a uno dei 128 offset, b '1' | | LEV | |b '00000', all'indirizzo effettivo di base (EA) indicato dall'impostazione del bit IP dell'MSR. I campi FL1 e FL2 possono essere utilizzati per passare i dati alla routine SVC ma vengono ignorati dall'hardware.
• Se il bit SVC Absolute (SA) è impostato su 1, il fetch e l'esecuzione dell'istruzione continuano con l'offset, x'1FE0', alla base EA indicata dall'impostazione del bit IP dell'MSR.
• Se il bit di link (LK) è impostato su 1, l'EA dell'istruzione che segue l'istruzione svc viene inserito nel registro di link.

  Note:

  1. Per garantire un'operazione corretta, è necessario che un'istruzione svc sia preceduta da un ramo non condizionale o da un'istruzione CR. Se un'istruzione utile non può essere pianificata come specificato, utilizzare una versione no - op dell'istruzione cror con la seguente sintassi:

     
     cror BT,BA,BB      No-op when BT = BA = BB
     

  2. L'istruzione svc ha lo stesso codice op dell'istruzione sc (System Call).

L'istruzione svc ha quattro formati di sintassi. Ogni modulo di sintassi influisce su MSR.

Le quattro forme di sintassi dell'istruzione svc non influiscono mai sui bit FP, ME, AL, IP, IR o DR di MSR. I bit EE, PR e FE di MSR sono sempre impostati su 0. Il campo 0 del registro delle eccezioni a punto fisso e del registro delle condizioni non sono influenzati dall'istruzione svc .

Parametri